Active-HDL EDU 製品構成
| Marketing Features | EDU Edition |
|---|---|
| デザイン・エントリおよびドキュメンテーション | |
| PDF/HTML/Bitmap画像へのエクスポート デザインの複雑度が増し、IPの再利用が一般的になり、デザイン・チームが複数階、多部門、さらには複数の国にまたがるようになるにつれて、デザインしたコンポーネントの素早いドキュメンテーションがますます重要な課題になっています。More >> |  |
| HDL/テキスト/ブロックダイアグラム/ステートマシン・エディタ Active-HDLでは、色々な種類の記述を混ぜてデザインすることができます。デザインは、テキストのHDLコードや、ブロック・ダイアグラム、ステート・ダイアグラムなどで作れます。More >> | |
| Code2Graphics Code2GraphicsMore >> | |
| コード生成ツール | |
| IPコア・ジェネレータ IPコア・ジェネレータはActive-HDLに組込のツールで、パラメータ設定可能なモジュールを集めたものです。モジュールはVHDLやVerilogで記述したシステムに組み込むことができます。More >> | |
| 波形からのテストベンチ生成 機能検証をスピードアップするために強力なテストベンチ自動生成機能を開発しました。波形エディタから作った波形やシミュレーション中に作られた波形から、デザイン・ユニットのテストベンチを生成させることができます。More >> | |
| プロジェクト管理 | |
| マルチデザイン・ワークスペースのサポート Active-HDLでは、複数のデザインを同時に開いて1つの上位プロジェクトにまとめることができます。More >> | |
| 全FPGAメーカー向けデザイン・フロー・マネージャ デザイン・フロー・マネージャとは、Altera®, Atmel®, Lattice®, Microsemi™（Actel）, Quicklogic®, Xilinx®その他メーカーから提供されるシミュレーション・ツール、合成ツール、インプリメンテーション・ツールを1つの開発環境に統合し、設定、制約、実行などを管理するツールです。More >> | |
| 標準サポート | |
| VHDL IEEE 1076（1993, 2002,2008および2019） アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。More >> | Note (1) and (2) |
| Verilog® HDL IEEE 1364（1995, 2001および2005） アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。More >> | Note (1) and (2) |
| SystemC™ 2.3.1 IEEE 1666/TLM 2.0 SystemCはハードウェアのモデリングを可能にするC言語を拡張したCライブラリです。厳密にはCのクラスライブラリですが、SystemCは独自の言語であると見られる場合があります。More >> | Note (1) and (2) |
| SystemVerilog IEEE 1800 - 2012 - デザイン SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。More >> | Note (1) and (2) |
| EDIF 2 0 0 EDIF 2 0 0フォーマットのネットリストのシミュレーションはほとんどのアルデックのシミュレータでサポートされています。More >> | Note (1) and (2) |
| シミュレーション/ベリフィケーション | |
| Verilog Programming Language Interface（PLI/VPI） Verilog PLI（Programming Language Interface）とVPI（Verilog Procedural Interface）はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。More >> | |
| デバッグおよび解析 | |
| Accelerated Waveform Viewer (ASDB) Accelerated Waveform Viewer (ASDB)More >> | |
| Language Assistant with Templates and Auto-complete Language Assistant with Templates and Auto-completeMore >> | |
| 協調シミュレーション・インターフェース | |
| MathWorks MATLAB® アルデックのシミュレータとMathWorks社の直感的なMATLAB言語とテクニカル・コンピューティング環境を統合します。More >> | |
| ライセンス・タイプ | |
| ノードロック/フローティング・ライセンス ノードロック/フローティング・ライセンスMore >> | |
| 1年間・時限ライセンス 1年間・時限ライセンス（年間ライセンス、TBL）は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。More >> | |
| サポート・プラットフォーム | |
| Windows® 10/8.1/8/7/Vista/2012/2008/2003 - （32-Bit） ビルドはWindows10を含む、最新プラットフォームのすべてでテストされ、ユーザのワークステーションで正しく動作することを確認しています。More >> | |
Note (1) and (2) - Simulation performance limitations compared to full commercial release of Active-HDL:
Performance Restrictions: 4x slow down
Capacity Restrictions: 20,000 instances - 20x slow down.
Performance Restrictions: 4x slow down
Capacity Restrictions: 20,000 instances - 20x slow down.
Aldec, Inc.
Corporate Headquarters
2260 Corporate Circle
Henderson, NV 89074 USA
Tel: +1 702 990 4400
Fax: +1 702 990 4414
https://www.aldec.com
©2025 Aldec, Inc.
Corporate Headquarters
2260 Corporate Circle
Henderson, NV 89074 USA
Tel: +1 702 990 4400
Fax: +1 702 990 4414
https://www.aldec.com
©2025 Aldec, Inc.
Printed version of site: www.aldec.com/jp/products/university_programs/active_hdl_edu/configuration