アルデック社とAgnisys社が最新のデザインにおける検証の課題に対してClosed Loop Verification Managementを提供

Henderson - 2011年9月13日 - 混在言語の検証およびASIC、FPGAデバイス向け最先端設計ツールのパイオニアであるAldec, Inc.（以下 アルデック社）は、本日Agnisys社とのパートナーシップを構築し、デジタル設計におけるClosed Loop Verificationを共同で提供することを発表しました。 すべての複雑な検証環境には、管理を必要とする多くのデータ・ソース、例えばデザインと検証のソースコード、レグレッション・データ、バグ・トラッキン グ・データ、要求事項、検証プラン等が存在します。これらのデータ・ソースを検索し、照合することで検証チームがより高速に検証クロージャを得ることがで き、これらのコストを削減する機会を提供できます。

アルデック社の研究開発部門のダイレクタであるIgor Tsapenkoは次のように述べています。「このパートナーシップによりRiviera-PROの お客様が検証プロセスを加速することができ、明確な検証解析機能により短い時間で検証マネンジメントとデバッグを行うことができます。Agnisys社の IVerifySpecツールは検証に関連する全ての利用可能なソースからの情報を組み合わせて、単一ロケーションから検証を監視および制御する機能を提 供します。」

Agnisys社の最高経営責任者（CEO）であるAnupam Bakshiは次のように述べています。「大規模な検証プロジェクトにはRiviera-PROの ようなツールが必要です。その開放性と使いやすさにより、簡単にIVerifySpecとリンクすることができます。アルデック社のシミュレーション・エ ンジンとIVerifySpecの機能は補完的であるので、これは我々にとって非常に貴重な戦略的パートナーシップです。」

Recorded Webinar: Closed Loop Verification of Large Designs

Demonstrates how verification planning, simulation and regression management can be easily handled using Agnisys and Aldec tools. Click here to download.

Agnisys社について
Agnisys社はコスト意識の高いIP/FPGA/SoCの企業を支援し、品質と生産性を向上さ せます。IDesignSpecはWord、Excell、OpenOfficeのハードウェア・レジスタをキャプチャし、任意のコード（UVM、 OVM、VMM、RTL、Cヘッダーなど）を生成します。IVerifySpecは検証プランニングとマネンジメントのWebポータルです。 IVerifySpecにより協調検証プランを迅速に作成し、その実行を観測することができます。IAssertSpecはアサーション・ベース設計と検 証のツールです。製品仕様に一致するアサーションを作成するのを支援します。 詳細情報はhttp://www.agnisys.comを参照ください。

AldecおよびRiviera-PROは、アルデック社の商標です。その他全ての商標または登録商標は当該各社に帰属します。

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