アルデック、最新のFPGAデバイスのシミュレーションをサポートするActive-HDL 9.1をリリース

Henderson, NV - 2011年11月1日 - Aldec, Inc （以下アルデック）は本日、Active-HDL 9.1をリリースしたことを発表します。Active-HDL 9.1 は最優秀FPGA設計検証プラットフォームプロバイダ賞を受賞したHDLベースのFPGAデザインとシミュレーション・ソリューションで、最先端の全 FPGAベンダのデバイスをサポートしています。高速の混在言語シミュレータであり、約100のサードパーティ・ベンダツールとのインターフェースをサ ポートし、FPGA設計者に、ターゲットとなるFPGAデザイン・フローに依存しない単一のプラットフォームを提供します。Active-HDL 9.1 は、Altera, Atmel, Lattice, Microsemi (Actel), Tabula, Quicklogic およびXilinxの業界最先端FPGAデバイスのデザイン作成とシミュレーションをサポートしています。

FPGA 設計者には、Active-HDLは（デザイン作成、ドキュメント化、コードカバレッジおよびシミュレーション機能が1つの製品に備わっている）使いやすく便利なツールとして知られています。最新リリースの主な機能は次の通りです。

• アルデックRiviera-PRO検証環境との統合： 64ビットシミュレーションとSystemVerilog検証への入り口を提供
• コンパイル前に逐次エラーを検出するHDLコードブラウザ
• 統合化カバレッジデータベース： 異なるタイプのカバレッジを管理する新しい単一ソースのデータベース
• DO-254順守要件を支援するドキュメント化サポートの拡張
• VHDL 2008およびPSL/SVAアサーションのサポートの改善
• HDLエディタの改善による設計時間の短縮
• ブロック・ダイアグラムエディタと波形ウィンドウの改善

アルデックのソフトウェア部門の製品マネージャであるSatyam Janiは次のように述べています。「Active-HDLの本リリースから、ユーザは設計と検証の異なるデザイン工程において、アルデック製品を切り替 えて使用することができます。先進的な検証インターフェースにより、ユーザは製品間を容易に移動でき、アルデック Riviera-PRO検証ツールを使用した64ビットマシンでのシミュレーションを実行するためのスクリプトを自動生成できます。」

Active-HDL 9.1のデザイン作成機能における自動化の改善により、お客様は多くの設計時間を削減でき、HDLコードブラウザによりコンパイル前にソースコードエラー を検出することができます。HDLエディタ内蔵の信頼性の高い自動補完機能、言語テンプレートおよび語句ハイライト機能により、設計チームは、HDLコー ドを迅速に効率よく開発、検索、共有することができます。

Active-HDL 9.1に関するチュートリアル、ソフトウェアのダウンロードを含む製品情報は、
www.aldec.com/Products/Active-HDLをご参照ください。

アルデックについて

アルデック（本社 Henderson, Nevada）は、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTLデザイン作成、RTLシミュレータ、ハードウェア・アシステッド検 証、デザインルールチェック、IPコア、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供してい ます。詳細については www.aldec.comをご参照ください