アルデックは、受賞したActive-HDLに柔軟なファイル管理機能追加より大規模FPGAプロジェクト対応可能に拡張Date: 2012/09/24 Type: ReleaseHenderson, NV – 2012年9月24日 – Aldec, Inc. （以下アルデック）は、HDLベースのFPGA設計・検証ソリューションActive-HDL™ 9.2を発表しました。本バージョンでは柔軟なファイル管理機能を搭載し、大規模FPGA設計プロジェクトが容易に管理できるようになりました。この強力なコンセプトでは、FPGA合成・配置配線ツールと互換性があるプロジェクト構造を作れるようになり、複数メーカーのツールで同一のプロジェクト構造を共有できるようになりました。チームベースの設計機能も、この新しい管理機能に折込まれ、チームメンバーが複数拠点で作業する場合でも設計環境を素早く構築できます。 アルデックのソフトウェア部門プロダクトマネージャのSaryam Janiは「Active-HDLは、Altera®, Atmel®, Lattice®, Microsemi® (Actel), Tabula®, QuickLogic®, Xilinx®などのFPGAデバイスをサポートしています。このリリースで、Active-HDLはFPGA設計フローを明確にするとともに、プロジェクト構造を複数メーカーのツールに合わせて管理できるようにカスタマイズできるようになりました」と述べています。 シミュレーション性能 Active-HDLは今後も、シミュレーション性能、デバッグおよびVHDL 2008とSystemVerilog（設計）の言語サポートでFPGAマーケットを牽引していきます。新しいリリースの度にシミュレーション性能が最適化され、ユーザはより大規模なFPGAデザインにおいても高速シミュレーションの利点を生かせます。 中国でTop FPGA Solutionを表彰 デザインクリエーション、ドキュメンテーション、コードカバレッジおよびシミュレーションなど、すべての機能が密接に一体化したActive-HDLは、Chinese Electronics News（CEN）により、3年連続で2012 top FPGA Design, Verification and Simulation Platformを受賞し、引き続きFPGA設計者に選ばれるツールです。 優れた自動化機能 デザインの再利用が増加している中、Active-HDLは強力なネット最適化機能を搭載しました。これはブロックダイアグラム・エディタでネットを自動配線し、冗長なネットセグメントを削除し、クリーンなデザインを出力してドキュメンテーションや視覚化が可能です。またActive-HDL 9.2はマウスジェスチャーを導入し、よく使用するタスクを簡単なマウス動作で実行できるようにして、設計者の生産性を向上させています。 Active-HDL 9.2に関してさらに詳しい情報につきましては、www.aldec.com/Products/Active-HDLをご覧ください。What's Newプレゼンテーション、リソース、無償評価版ダウンロードなどがあります。人気のあるActive-HDLのビデオも視聴可能です。www.youtube.com/user/aldecinc 現在保守契約を締結されているお客様は、無償で最新リリースにアップデート可能です。新規のお客様と保守契約のないお客様は、アルデック・ジャパンまでお問い合わせください。 アルデックについて アルデック（本社 Henderson, Nevada）は、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTLデザイン作成、RTLシミュレータ、ハードウェア・アシステッド検証、デザインルールチェック、IPコア、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com Aldecはアルデックの商標です。その他全ての商標または登録商標は当該各社に帰属します。 Media Contact: アルデック・ジャパン株式会社宮島 健 03-5312-1791sales-jp@aldec.com
