アルデックは、VHDLシミュレーション性能をさらに向上Date: 2012/11/05 Type: ReleaseHenderson, NV – 2012年11月5日 — Aldec, Inc. （以下アルデック）は、混合言語・高機能検証プラットフォーム、Riviera-PRO™ 2012.10をリリースしたことを発表しました。今回のリリースでは、安定性や性能がさらに改善され、業界標準のSystemVerilog検証ライブラリの最新バージョンや新しい言語構造をサポートし、新しいデバッグツールの追加、および他社の主要EDAツールとのインタフェースも改良されました。 VHDLシミュレーションのパフォーマンスは前リリースよりも20%高くなりました。アルデックのR&Dプロジェクト・マネージャのMariusz Dykierekは「弊社は新規開発機能だけでなく、革新的なコアエンジン最適化によってVHDLおよびSystemVerilogシミュレーションのパフォーマンスを高め、複雑化と大規模化の進む現在のデザインをサポートしていきます。使いやすいデバッグツールと強力な混合言語シミュレーション・エンジンは大きな需要があります。アルデックはお客様が開発にかかる費用や時間を減らし、製品を早く市場に出すお手伝いをこれからも続けます。」と述べています。 Riviera-PRO 2012.10の特徴 コア・シミュレーションエンジン: シミュレーション性能の改善 – VHDLシミュレーションが20%高速になりました! SystemVerilog'2009とVHDL'2008の新言語構造のサポート ライブラリの最新バージョンのサポート – UVM 1.1c, SystemC 2.3.0, OS-VVM™ 数百万ゲートの大規模デザインでの安定性向上 フレームワークと生産性: 波形ビューワでコンポジットオブジェクト（仮想配列）を表示できるよう拡張 波形上でオブジェクトの名前変更、およびコンテキスト検索が可能 ドラッグ&ドロップによる操作を追加 サードパーティツールとのインタフェース: 新規MATLAB協調シミュレーション・インタフェース – MATLABからRiviera-PROを起動可能 最新のAlteraおよびXilinxのFPGA向けコンパイル済みシミュレーション・ライブラリ Virtex-7をサポートするXilinx Vivado™ Design Suite最新リリースと互換 FSDBバージョン5.0へのアップデート – Verdi3 2012.07と互換 新機能・改善点のリスト: Riviera-PRO 2012.10 Release Notes 「新製品情報」プレゼンテーション: Riviera-PRO 2012.10 What's New 供給状況 Riviera-PRO 2012.10は現在提供中です。無償評価版ダウンロードや、チュートリアルなどのリソースについては、www.aldec.com/products/Riviera-PROをご覧ください。 アルデックについて アルデック（本社 Henderson, Nevada）は、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTLデザイン作成、RTLシミュレータ、ハードウェア・アシステッド検証、デザインルールチェック、IPコア、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com Aldecはアルデックの商標です。その他全ての商標または登録商標は各所有者に帰属します。 Media Contact: アルデック・ジャパン株式会社 宮島 健 03-5312-1791sales-jp@aldec.comwww.aldec.com アルデック、SoCソフトウェア・エンジニアが早い段階でハードウェアにアクセスできる道を開拓 — Verification Futures 2012でプラットフォーム検証について講演Date: 2012/11/05 Type: ReleaseHenderson, NV – 2012年11月5日 – Aldec, Inc. (以下アルデック) は、11月19日に英国ウィンザーで開催されるVerification Futures 2012で、プラットフォーム検証に関する論文を発表します。プラットフォーム検証はSoCハードウェア・ソフトウェア協調検証の要であり、現在EDA業界でもっともホットな話題のひとつです。 組込プロセッサなどの技術トレンドや市場投入期間短縮のプレッシャーなどが原因で、コンカレント・エンジニアリングではソフトウェア開発者が早い段階でシリコンにアクセスすることが必要となっています。プラットフォーム検証はハードウェアデザイン・シミュレーションと (おそらくアルデックのいちばんの得意分野とされる) 機能検証の枠を超えて、システム・ハードウェアとソフトウェア協調検証へと進出しています。 プラットフォーム検証論文の発表者であるアルデックのシニア・ハードウェアエンジニアのJacek Majkowskiは次のようにコメントしています。 「組込システムは消費者の期待するレベルが高くなっていることで、ものすごい速さで複雑度が増していますが、検証ツールはハードウェアベースの手法をSoC設計に導入することでそれに付いていかなければなりません。複雑性はテスト対象デザインのセットアップでもテストのランタイム段階でも上がっています。アルテックの新しいプラットフォームであるHES-7™では、ツールのキャパシティを調整できるので大容量のデザインのセットアップも非常にシンプルになり、また標準協調エミュレーション・モデリング・インタフェース (Standard Co-Emulation Modeling Interface, SCE-MI) が効率的かつ標準的なエミュレーション・プラットフォームでのデザインテストへの道を開きます。」 重要な点は、アルデックはシミュレータとハードウェア・ボードを、(デザインの) FPGAマッピングを自動化するソフトウェアとまとめて提供しているということです。しかも、Universal Verification Methodology (UVM)、SCE-MIメソドロジおよびサポートハードウェア・インタフェースのおかげで、ハードウェア・シミュレーションとエミュレーションとシステムプロトタイピングを自由に切り換えられるようになりました。 さらに、アルデックのHES-7ボードはプロジェクトの色々なフェーズごとに違った設定で活用可能です。例えば、(Xilinx® Virtex®-7を2個搭載した) ボードを4枚、卓上プロトタイプ・プラットフォームとして (ハードウェアとソフトウェアの) エンジニア4人で使い、それぞれデザインの違う部分を担当することができます。システム統合の段階に進んだら、その4枚のHES-7ボードをバックプレーンで接続します。その結果、9,600万ASICゲートのデザインと同じになります。 Majkowskiの発表では、トランザクションベース検証技術の概要として、SCE-MIマクロベースと、ダイレクトプログラミング・インタフェース (DPI) ベースの合成可能トランザクタを取り上げ、ハードウェア・エミュレーション・システムのパフォーマンスを低下させる通信のボトルネックを取り除く技術を紹介します。さらに、実際の使用事例を紹介し、大規模ASICのトランザクションベース検証に関する顧客のケーススタディを2件、詳細に解説します。 今回で2年目となったVerification Futuresは、テスト・検証サービス会社TVSとElectronic Chips & Systems design Initiative (ECSI) が主催します。11月19日にウィンザーで開催されるVerification Futures 2012に参加したい方は、こちらをクリックしてください。 アルデックについて アルデック（本社 Henderson, Nevada）は、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTLデザイン作成、RTLシミュレータ、ハードウェア・アシステッド検証、デザインルールチェック、IPコア、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com Aldecはアルデックの商標です。その他全ての商標または登録商標は各所有者に帰属します。 Media Contact: Christina Toole, Aldec, Inc. +1.702.990.4400christinat@aldec.comwww.aldec.com
