自信を持って最新SystemVerilogサブセット構成の強力な機能を活用

アルデック、混合言語検証ソリューション「ALINT-PRO™」のルールチェック機能を拡充

Henderson, NV – 2017年8月8日 – エレクトロニクス設計・検証ソリューションの世界的リーダーである Aldec, Inc. （以下「アルデック」）は、同社の人気ツールである「ALINT-PRO™」のルールチェック機能を、SystemVerilogに最近追加されたデザインサブセットの構成を活用すべく拡充しました。

 

デザインを構成するSystemVerilogのサブセットは、使用に関してのリスクが無縁ではなく、具体的にはRTLコーディングでエラーや欠陥があってもそのまま見付けられずに先に進んでしまうという危険性があります。ALINT-PRO™ 2017.07 リリースでは、主要な問題に注意を喚起することができます。例えば、2値データ対4値データの問題や、ユーザー定義型、新しい種類のプロセスや条件文、新しい演算子、および再利用可能なデザイン階層をモデル化する新たな構造体などです。

 

アルデックのソフトウェアプロダクトマネージャであるSergei Zaychenkoは次のような見解を述べます。「設計言語が複雑さを増していくにつれて、RTLの中に隠れた欠陥や矛盾について、早い時期に分かりやすくフィードバックしてくれる機能や、そうした欠陥や矛盾がデザインフローにいつの間にか入ってしまうのを防ぐ機能が必要とされるようになりました。アルデックでは、設計者の皆様がハードウェア記述言語のパワーを活かした上で、デザインが意図通りの動きをするかどうか検証できるよう、全力を傾けています。」

 

ALINT-PRO 2017.07の特徴

• SystemVerilogのデザインサブセットをカバーするALDEC_SVルールプラグインの導入
• 合成とコーディングスタイルに関する特別ルール18個を既存ルールライブラリに追加（STARC, Aldec Basic, Aldec Premium）
• Microsemi FPGAライブラリのブロックレベル制約をすべてカバー
• 「set_case_analysis」制約によるマルチモードのクロック・リセット・ネットワーク解析のサポート
• CDC専用の新しいレポート機能（TXT, CSV 形式）
• カスタムの違反レポート（TCL APIとデモ例あり）
• Active-HDL™ や Riviera-PRO™ から直接リントセッションを起動

 

ALINT-PROについて

ALINT-PRO™はVHDL、VerilogおよびSystemVerilogのRTLコード向けの検証ソリューションで、特にフォーカスしているのは、コーディングスタイル、命名規則、RTLシミュレーションと合成後シミュレーションのミスマッチ、滑らかで最適な合成、その後のデザイン工程での問題回避、クロック・リセットツリーの問題、CDC、DFT、およびポータビリティと再利用性を考慮したコーディングの検証などです。ALINT-PROはRTLとSDC™ のソースファイルに基づいてスタティック解析を行い、デザインの早期段階でデザイン上の致命的な問題を見つけ出し、それによってデザインのサインオフまでの時間を大幅に短縮します。

 

ALINT-PRO 2017.07 リリースには数多くの新機能や使い勝手の改善などが盛り込まれ、性能も最適化されています。さらに詳しい情報や、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどにつきましては、こちらをご覧ください。

 

アルデックについて

米国ネバダ州ヘンダーソンに本社を置くアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoC/ASICプロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、組込み、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。https://www.aldec.com/