早期段階でのスタティック解析で確実な有限ステートマシンとリセットドメイン交差を保証

アルデックのデザインルールチェッカ ALINT-PRO™ の検証能力がさらに向上

Henderson, NV – 2018年1月17日 – エレクトロニクスデザイン検証のインダストリ・リーダーである Aldec, Inc. （以下「アルデック」）は、大規模FPGA・ASICデザインが近年ますます複雑になっているのに対応して、定評ある ALINT-PRO™ のルールチェック機能を強化しました。今回、ALINT-PRO™ 2017.12 リリースで新たに加わったルールは、デザイン内の有限ステートマシン（FSM）の整合性保証、およびリセットドメイン交差（RDC）の問題発見に力を発揮します。

 

アルデック、ソフトウェアプロダクトマネージャ Sergei Zaychenkoのコメント:
「大規模デザインでは、FSMでワークフローを制御するのが普通になっています。しかしながら、FSMの記述に決まったHDLのパターンを使っていても、RTLに作り込んでしまうミスの数が増えてしまうことがあります。アルデックでは、堅牢で、再利用性が高く、かつ読みやすいステートマシンを記述するために、網羅的なルールカバレッジを用意しました。」

 

RDCの検証は、これも ALINT-PRO™ 2017.12 の新機能ですが、SoCの複雑なリセット戦略や動的スイッチング可能な領域を持つ回路で顕在化する問題をターゲットにしたものです。例えば、関係ない非同期リセット制御のレジスタ間での無害に見えるデータ転送も、RTLデザインの段階で正しく対策を打たなければ、回復できないメタステーブルにつながることがあります。

 

ALINT-PRO 2017.12 の主な機能

• VHDLやVerilog/SystemVerilogのRTLコードからFSMの記述を自動抽出、網羅的なFSMルールカバレッジを提供
• RDC検証サポートの導入
• 同期リセット信号向けの検証ソリューションを再構築
• アルデックのSystemVerilog Designルールライブラリに20以上の新ルールチェックを追加
• 20以上の新ルールと既存ルールの拡張、VHDLの自動コードレビューとデザイン制約付きクロック・リセットツリー整合性のチェックを簡略化
• デザイン制約のサポートが拡張され、重要なタイミングプロパティを満たすトポロジベースのSDC/ADCドラフト自動生成、ベンダの合成ツールに与える配置のヒント、さらに外部のネット接続から収集したデータに基づいてブラックボックスにかけるブロックレベル制約などが追加
• 解決できないVHDLデザインユニットの自動ブラックボックス化機能を追加
• Lattice社FPGAライブラリのブロックレベル制約に全対応し、高度なCDC解析を実現

 

ALINT-PRO について

ALINT-PRO™ は、VHDL/Verilog/SystemVerilogで書かれたRTLコードのデザインを検証するソリューションです。重点を置いて解析するのは、コーディングスタイルと命名規則、RTLシミュレーションと合成後シミュレーションのミスマッチ、スムーズで最適な合成、FSM記述の信頼性と再利用性、その後のデザイン工程での問題顕在化防止、クロックツリーとリセットツリーの問題、CDC/RDC、DFT、再利用性を考慮したコーディングなどです。RTLとSDC™ソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、デザインのサインオフまでの時間を劇的に短縮します。

 

ALINT-PRO 2017.12 リリースには数多くの新機能や機能拡張が盛り込まれ、性能も最適化されています。さらに詳しい情報や、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、https://www.aldec.com/Products/ALINT-PRO をご覧ください。

 

アルデックについて

アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com