VHDL 2018のサポートと強化された自動化 - アルデック、Riviera-PRO™にVHDL標準1076-2018の拡張と自動カバレッジモデル生成を追加Date: 2018/11/13 Type: ReleaseHenderson, NV – 2018年11月13日 – エレクトロニクスデザイン検証のインダストリ・リーダーであるAldec, Inc（以下「アルデック」）は、Riviera-PRO™高度検証プラットフォームにVHDL-2018インタフェースと自動カバレッジモデル生成機能を追加しました。 この初期のVHDL標準1076-2018のサポートでは、条件付きコンパイル、宣言の条件式、（初期値からの）制約の推論、および双方向接続が含まれます。 アルデック、オペレーションディレクター Radek Nawrotのコメント:「Aldecは、ハードウェア記述言語に関連する業界ベースのイニシアチブを積極的にサポートし続けています。成長しつつあるOSVVM（Open Source VHDL Verification Methodology）コミュニティ内で、VHDL-2018のサポートを正式に提供するEDA企業の1つであると確信しています。」 OSVVMは包括的で高度なVHDL検証方法です。 UVMと同様にOSVVMは、他の検証言語に匹敵する簡潔、シンプルかつ機能性を備えた、ファンクションカバレッジ、制約付きランダムテスト、インテリジェントカバレッジランダムテストを実装するために使用出来る無償のオープンソースコード（パッケージ）のライブラリです。 自動カバレッジモデル生成に関しては、Riviera-PROのUVMレジスタジェネレータの機能をベースにしています。「カバレッジモデル生成の自動化は時間を大幅に節約するだけでなく、デザイン構造を変更による間違いが発生するリスクも排除します」とNawrotは続けています。 上記のRiviera-PRO™への追加は、サンフランシスコの2018年のDesign Automation Conferenceでエンジニアから受け取ったアルデックへのリクエストに直接対応しています。 Nawrotはさらに次のようにコメントしています：「人々に何を使うべきかを伝えるのではなく、顧客の話を聞いて彼らがより生産的で、デザインに対する信頼を向上する必要があるもの ― とても繋がりのある2つのゴール ― を理解することに我々は自信を持っています。アルデックツールは、検証エンジニアが検証エンジニアのために設計しています。」 Riviera-PRO™について Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、色々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートをひとつにまとめ、テストベンチの能率、再利用性および自動化を極限まで高めます。 アルデックについて アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com
