HESエミュレーションおよびプロトタイピング用のアルデック独自のハイスピード・シンセサイザ SyntHESer

DAC 2019, Las Vegas, NV – June 3, 2019 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec、Inc.（以下「アルデック」）は、HES-DVMエミュレーションツールの一部としてSyntHESerという高速HDLシンセサイザを開発しました。 これによりHES-DVMのユーザーは、サードパーティのシンセサイザへの投資や、多大な実行時間の必要がなくなります。

パフォーマンスに関して、最新のSynthESerベンチテストで約4,500万ゲートのディープラーニングアクセラレータ（NVDLA）デザインの同一のHDLブロックを処理する場合、主要なスタンドアロンシンセシスツールよりも10倍高速に実行されました。 複数の合成ジョブをHES-DVMで同時に実行することが可能で、NVDLAデザインではSyntHESerはHDLの論理合成に20分もかかりませんでした。

アルデックのハードウェア事業部ゼネラルマネージャー Zibi Zalewskiのコメント:
「私たちは今年のDACでSyntHESerを発表できることを嬉しく思います。私たちの35周年記念日でもあり、EDAのコア機能を開発して市場に投入することはAldecのDNAの非常に重要な部分です。たとえば1984年にAldecが設立されてから1年後、私たちは最初の公式製品を発表しました。これはMS-DOSベースのゲートレベルシミュレータで、改良されたエンジニアリングのためのStandard Universal Simulator for Improved Engineering（SUSIE）と呼ばれ、のActive-HDL™製品の基盤となっています。これから40周年を迎えても、エンジニアの生産性を向上させるソリューションを引き続き導入できることは
素晴らしいことです。」

SyntHESerでサポートされている言語は、VHDL、Verilog、SystemVerilogです。

SyntHESerは、アルデックのSoCおよびASICデザイン用の完全自動およびスケーラブルハイブリッド検証環境であるHES-DVMの不可欠な部分としてデビューし、エミュレーションおよびプロトタイピングモードのためのデザインセットアップを短時間で可能にします。

アルデックのHES-DVMとSyntHESerはDAC 2019のブース#623で展示されています。