Riviera-PRO™、自動UVMレジスタジェネレータと最新ベリフィケーションメソドロジライブラリを提供

Henderson, NV – June 18, 2019 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・
ベリフィケーションのパイオニアであるAldec, Inc.（以下「アルデック」）は、Riviera-PRO™高度検証プラットフォームに自動UVMレジスタジェネレータを追加しました。Riviera-PRO™は、CSVファイルまたはIP-XACTレジスタの記述を入力として受け取ると、UVMのレジスタ抽象化レイヤ（RAL）で、RTLレジスタモデル、Cヘッダ、およびHTMLをファイルで出力します。

 

さらに、Riviera-PRO™に最新バージョンのUVM（IEEE 1800.2-2107）およびUVVM（2018.12.03）に準拠したコンパイル済みのソースコード、およびドキュメントとサンプルが追加され、テストベンチ作成が容易になりました。

 

シニアコーポレートアプリケーションエンジニアのSunil Sahooは次のように述べています：
「UVMレジスタモデルの自動生成が関係するところでは、大幅な時間節約を提供がされます（代替手段が何百または何千ものレジスタモデルを手作りする場合）。ベリフィケーションメソドロジについては、最新のライブラリの提供に専念しています。」

 

Riviera-PRO™ リリースバージョン2019.04 のほかの新機能には以下が含まれます：

• SystemVerilogユーザーは整数データ型のネットを作成できます（typedef）
• SystemVerilogコンパイラは、ファイル名（ドライブ指定とファイルパスを含む）が259 文字を超えるソースを扱うことができます
• HDLパッケージはSystemVerilogに変換できます
• Microsoft Visual Studio 2017のサポートが追加されました
• デバッグ（VHDLのトグルカバレッジ解析）が強化され、ハイインピーダンス（Z）とロジックレベル間の遷移が含まれてました

 

Riviera-PRO™について

Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、色々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートをひとつにまとめ、テストベンチの能率、再利用性および自動化を極限まで高めます。

 

アルデックについて

アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com/jp/