高速 FPGA 検証

Henderson, Nevada, USA –2020年6月22日 – 2015年に開始され、すべてのVHDL FPGA設計者の約20%が使用しているUVVMは、EDA業界で最も急速に成長している検証手法の1つです。

 

現在、デザイン検証はプロジェクト全体の時間の半分以上を占めています。検証メソドロジはこのボトルネックを緩和するために存在しています。このメソドロジには通常、シーケンサ(テスト対象デバイス(DUT)へのデータ送信および制御する手段)、モデル(コンポーネントの動作を表現)、スコアボード(DUTの動作とモデルの動作を比較する手段)が含まれています。

 

いくつかのソリューションは何十年も前から存在している。例えば、Universal Verification Methodology（UVM）は、2001年に検証用に開発された言語をルーツにもっています。しかし、UVMはSystemVerilog言語をベースにしているのに対し、FPGA設計コミュニティの約半数はVHDLでコーディングしています。彼らにとっては、VHDLベースの検証メソドロジのはより高速で効率的です。

 

それがフリー/オープンソースであれば、さらに良いニュースです。

 

たとえば、2012年に開始されたopen-source VHDL verification methodology (OS-VVM)は、2018年の検証ライブラリのナンバーワンに選ばれ、今も非常に人気があります。また、そのチーフ開発者であるSynthworksのJim Lewisは、IEEE VHDL標準グループと密接に連携しています。

 

さらに最近になって業界に加わったのが、Universal VHDL Verification Methodology（UVVM）です。これは2015年に開始され、支持者が増えています。

 

では、どのようなスコアになっているのでしょうか？

 

UVVMは、構造化されたVHDLベースのテストベンチを作成するための無料のメソドロジとライブラリ（www.github.com/uvvm からダウンロード可能）です。ユーティリティライブラリ、VHDL検証コンポーネント(VVC)フレームワーク、バスファンクションモデル(BFM)などの要素で構成されています。

 

これらを実証するには、検証シナリオを検討するのが最善です。図1は、単純な割り込みコントローラ(IRQC)のテストベンチを示しています。

 

このテストベンチには、クロック(clk)、リセット(arst)、シンプルバスインターフェース(SBI)、割り込みソース(irq_source(n))の数(n)、およびCPU(irq2cpu)への結果の割り込みを持つDUT(すなわちIRQC)が含まれています。テストベンチにはクロックジェネレータとテストシーケンサもあります。

 

 

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