Riviera-PRO™に新機能：VHDL-2019のサポートと多彩なUVMレジスタウィンドウDate: 2020/06/24 Type: ReleaseHenderson, NV – 2020年6月24日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc.（以下「アルデック」）は、同社の人気の高い高性能シミュレーション/デバッグツールであるRiviera-PRO™にVHDL-2019の機能サポートとUVMレジスターウィンドウを追加しました。 サポートしているVHDL-2019の機能は、インターフェース、条件付きコンパイル、エンティティインターフェースのシェア変数、assert用API（PSLなし）、パス情報の呼び出し用API（デバッグモード時）、条件式、日付、時刻、ファイルシステムにアクセスするためのAPIになります。 SWプロダクトマネージャー Sunil Sahooのコメント：「VHDL-2019がIEEE Std 1076-2019として承認されて以来、我々はユーザーに可能な限り言語の多くの新機能にアクセスできるようにしたいと考えてきました。」 UVMレジスタウィンドウでは、UVM RALレジスタモデルとそのプロパティの一覧を表示します。レジスタモデルは、レジスタブロックの階層、またはメモリマップとして表示可能です。 UVMモデルのレジスタ内容とそのフィールド、およびHDLでの実装がこのウィンドウに表示されます。これは、CSVファイルとしてエクスポートしてレジスタジェネレータの入力データとして使用することができます。 Riviera-PROの新リリースでは、オープンソースで人気が高まっているUVVM (Universal VHDL Verification Methodology)ライブラリも020 03 03bバージョンに更新されております。 Sunilは次のように結論付けています：「すべてのEDAツールにとって業界で最も人気のある言語だけでなく、生産性を大幅に向上させる検証手法を常に最新に保つことは不可欠です。」 Riviera-PRO 2020.04のダウンロードとご評価が可能となっています。 アルデックはVHDL-2019の機能サポートとUVMレジスタウィンドウ（上記）をRiviera-PRO™に追加 Riviera-PRO™について Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、様々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートを組み合わせることで、テストベンチの能率、再利用性および自動化を極限まで高めます Aldecについて 1984年に設立したアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com/jp
