アルデックは、ALINT-PROの最新リリースでRISC-Vデザインのスタティック検証を提供Date: 2020/07/22 Type: ReleaseHenderson, NV, USA – 2020年7月22日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc.（以下「アルデック」）は、ALINT-PRO™にRISC-Vに焦点を当てたスタティック検証ルールセット(ミュレーション実行前にHDLコードの品質をスタティックに検証するルール)を追加しました。 業界のベストプラクティスであるコーディングテクニックとアルデックの36年に及ぶ検証経験に基づいた新しいRISC-Vルールセットは、設計者が自社で開発したRISC-Vデザインをスタティックに検証し、IPインテグレータがオープンソースのRISC-Vコアを選択して適切にSoCに統合することを支援します。 新しいRISC-Vルールセットには、次のものが含まれます： コーディングスタイル : このセットは、定数と変数、ポート定義、インスタンス化、およびオブジェクト参照の正しい使用を検証します。 データタイプと操作 : このセットは、VerilogおよびSystemVerilogの正しいデータタイプを式で使用しているか検証します。たとえば、ルールは配列のインデックスと境界のチェックを提供し、（任意の単一の式で）符号付き信号と符号なし信号の混在、およびビット幅の不一致について警告します。 実装のためのコーディング : このセットには、最適な合成、タイミングクロージャー（リセットおよびクロック）、および有限ステートマシンの実装のための重要なコードチェックが含まれています。 SystemVerilogコンストラクト : このセットは、RTLコーディングに最適なSystemVerilogの使用を保証します。SystemVerilogのタイプや手続き型ブロックのインスタンス化やインターフェースのチェックが行われます。 マーケティングディレクター Louie De Lunaのコメント：「商用IPを使用した最新の業界データによると、FPGA/ASICプロジェクトの総時間の50％以上が検証に費やされ、そのうちの40％以上がエラーや機能的欠陥のデバッグに費やされています。RISC-VオープンソースコアなどのオープンソースIPを使用すると、検証と統合の労力がさらに増える可能性があります。これが、RISC-Vルールセットを作成した主な理由です。RTLシミュレーションおよび論理合成前にスタティック検証を実行することで、デザインフローの下流段階でデザイン上の問題が広がることを防ぎ、デザインを完全に検証するために必要なイタレーション回数を削減します。」 アルデックのハードウェア事業部ゼネラルマネージャー Zibi Zalewskiのコメント：「オープンソースIPの成熟度や価値は検証作業に大きく依存しています。 ISAへの準拠によりRISC-V IPの仕様が満たされていることが確認されていますが、ALINT-PROに追加した新しいRISC-Vルールセットにより、さらなる品質保証を提供することができます。」 ALINT-PRO 2020.07のダウンロードと評価を開始しました。 ALINT-PROについて ALINT-PRO™は、VHDL、Verilog、およびSystemVerilogで記述されたRTLコードの設計検証ソリューションであり、コーディングスタイルと命名規則、RTLと合成後のシミュレーションの不一致、スムーズで最適な合成、設計後半における問題回避、クロック/リセットツリー問題、CDC、DFT、および移植性と再利用のためのコーディングの検証にフォーカスしています。このソリューションは、RTLおよびSDC™ソースファイルに基づいて静的解析を実行し、デザインサイクルの早い段階で重要なデザインの問題を明らかにすることで、デザインのサインオフ時間を劇的に短縮します。 アルデックについて アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC/RDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、組込みソリューション、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com
