強力なFPGAデザイン作成とシミュレーション IDEにVHDL-2019サポートとOSVVMの機能強化を追加Date: 2021/01/20 Type: ReleaseAldecのActive-HDL™により、FPGAデザイナはVHDLの最新リビジョン内の多くの機能を最大限に活用でき、設計検証の効率を向上させることができます。 Henderson, NV – 2021年1月20日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc.(以下「アルデック」）は、Active-HDL™を拡張してVHDL-2019（IEEE 1076-2019）内の新機能をサポートしました。これらの機能は言語を簡素化し、以前のバージョンに存在していた特定の制限を解除、および新しいアプリケーションプログラミングインターフェイス（API）を導入します。 オープンソースVHDL検証方法（OSVVM）のリリース2020.08のサポートも追加されました。 Active-HDLは、完全なHDLおよびグラフィカルデザインツールスイートに加えて、FPGAの迅速な展開と検証のためのRTL/ゲートレベルシミュレータを含む統合デザイン環境（IDE）です。これらの機能をVHDLの最新リビジョンと組み合わせることで、エンジニアはデザインの作成、保守、再利用、さらに容易に検証できます。 IEEE 1076 VHDLワーキンググループの議長、およびSynthWorks VHDLトレーニングディレクター Jim Lewisのコメント：「VHDL-2019はユーザーからリクエストされ、ユーザーによってランク付けされ、ユーザーによって精査され、ユーザーによって作成され、VHDLコミュニティによって投票されました。VHDL-2008の時と同様に、アルデックは新しい言語機能を実装する最前線にいます。VHDL検証コミュニティがVHDL-2019の使用を開始する準備ができているので、これは良いニュースです。」 OSVVM 2020.08のサポートにより、Active-HDLのユーザーは、無料のオープンソース手法の新しい要求追跡、更新されたスクリプト、AXI4の完全な検証コンポーネント、およびモデルに依存しないトランザクションにアクセスできます。 アルデック SWプロダクトマネージャー Sunil Sahooのコメント：「私たちはEDAツールの観点からVHDLユーザーコミュニティに取り組むだけでなく、生産性の向上、エンジニアにデザインへの信頼を与えることを目的とした全ての方法論をサポートしています。」 Active-HDLの最新バージョンでは、インスタンスの多次元配列の初期サポート、未解決のユーザー定義ネットタイプの暫定サポート、ユニーク制約の予備サポートなど、SystemVerilogの機能強化も行われています。 SystemVerilogのいくつかの非標準拡張機能は、Active-HDLの最新リリースにも存在します。これらにはクロッキングブロックの可変タイプ出力を連続割り当てによるドライブ、サブアレイの要素を反復処理するforeachループの使用の許可、modportのあるバーチャルインターフェイスをmodportのないバーチャルインターフェイスの割り当てすることが含まれます。 Active-HDL 12.0のダウンロードとご評価が可能となっています。 Active-HDLについて Active-HDL™は、チームベースの環境向けのWindows®ベースの統合FPGAデザイン作成およびシミュレーションソリューションです。 Active-HDLの統合デザイン環境（IDE）には、FPGAデザインの迅速な展開と検証のための完全なHDLおよびグラフィカルデザインツールスイートとRTL /ゲートレベルの混合言語シミュレータが含まれています。 アルデックについて 1984年に設立したアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com
