業界初、DO-254コンプライアンスを必要とするPCIeベースのアビオニクスデザインのアットスピード検証にTLMを使用

アルデックは、Thales社(以下「タレス」）が高速バスインタフェースを使用するFPGAデザインに対するトランザクションレベルモデリングの使用を評価、ハイレベルなテストシナリオを適用、FPGAレベルの要件をテストの100%検証、会社全体の検証時間を短縮することを支援しています。

 

Henderson, NV, USA – 2022年1月13日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc.(以下「アルデック」）は、DO-254コンプライアンスを必要とするPCIeベースのFPGAデザインDAL(Development Assurance Level) AまたはBに分類されるアビオニクスにTLMが使用された最初の例と考えられます。

 

PCIeなどの複数の高速シリアルインターフェースで非同期クロックを使用するFPGAデザインでは、物理テストにおいて非決定的な結果が得られます。シミュレーション結果は単純化されたモデルに基づいているため最適化されていますが、物理的なハードウェアでのテスト結果はクロック発振器の位相に依存しています。ビットレベルの検証では、特にインハードウェアの結果とシミュレーション結果を比較する際に苦労し、多くの誤ったエラーが観測される可能性があります。このような理由から、タレスはアルデックと協力して、TLMをベースにした新しい検証手法を検討することにしました。

 

タレスの検証チームの一員であるFPGAデザイナ Yann のコメント：
「TLMを試用する前に抱えていた問題は、PCIeインターフェースの動作モデルを持っていましたが、それはサイクルアキュレートではありませんでした。これによりビットレベルのPCIeトランザクションに対するテスト対象デザイン（DUT）全体の反応にタイミングの違いが生じていました。このような不一致があるとDO-254の認証を受けることができませんでした。」

 

アルデックのマーケティングディレクタ Louie De Lunaは次のように説明しています：
「TLMは半導体業界で一般的な設計/検証手法であり、ビットレベルよりも高い抽象度で動作します。TLMではデザインインタフェースが抽象化されているため、検証時にビットレベルの詳細を扱う必要がありません。トランザクションの管理やシミュレーション結果との関連付けが容易になるため、トレーサビリティの確立も容易になります。また、TLMで使用されるアンタイムドテストベンチは、クロック周波数や位相変化の影響を受けないため、非決定論的な動作を伴うSoC、FPGAデザインの検証に最適です。」”

 

研究プロジェクトで使用された検証プラットフォームは、アルデックのDO-254/ED-80コンプライアンスツールセット（CTS）で、タレスが2008年からFPGAデザインのビットレベル検証に使用しているハードウェア/ソフトウェアソリューションです。

 

CTSは、複数の非同期クロック、I/O、高速インターフェース、そして最も重要な点として最終製品に使用されるFPGAデバイスをベースに、ターゲットFPGAデザインを模倣する目的に適合したドーターボードを備えています。さらに、シミュレーションに使用したテストベンチ（シミュレートされた動作シナリオ）を、アットスピードのインハードウェア検証に再利用しています。

 

研究プロジェクトのために、アルデックはカスタムドーターボードを設計し提供しました。このドーターボードには、ターゲットのFPGA (PCIe搭載) と合成されたPCIeトランザクタ (XTOR) が搭載され、マザーボードに組み込むことができ、シミュレーション中にキャプチャされたトランザクションを物理的なDUTにリアルタイムで適用することができます。

 

Yannは次のように述べています：
「プロセス全体を通して、アルデックはCTSのソフトウェア内で必要な機能を定義しました、そして彼らは迅速に対応してくれました。またアルデックは様々なテストシナリオを実行して、我々のフローが様々な実際のプロジェクトで使用できるほど堅牢であることを確認するのにも協力してくれました。」

 

このプロジェクトでは非常に有望な結果が得られ、タレスは現在、社内の実プロジェクトで新しい検証フローを評価しています。その後、このフローを認証機関に提出する予定です。

 

De Lunaは次のように述べています：
「2008年にCTSを採用して以来、タレスとは長年にわたる関係を築いてきました。タレスはビットレベルでのテストでFPGAレベルの要件を100% 検証するための主要なFPGA物理テストシステムとしてCTSを使用して、複数のプログラムでコンプライアンス承認を得ることができました。タレスがFPGAデザインに高速バスインタフェースを導入する際に、信頼できるパートナーであり、信頼できるソリューションプロバイダであり続けることができて本当に光栄です。」

 

上記のトランザクタは、テスト対象のデザインとインターフェイスすることで、実際の動作を再現し、PCIeのようなハイバスインターフェイスでのタイミング関連の誤動作を防ぎます。

 

上記はアルデックがタレスの概念実証プロジェクトのために作成したカスタムドーターボード（PCIe搭載のターゲットFPGAを含む）になります。

 

技術的なケーススタディの全文は、Thales Case Studyをダウンロードしてご覧ください。