Active-HDL 製品構成 Collapse All Descriptions Expand All Descriptions Show All Editions Features Desktop Master[Hide]Designer Edition[Hide]Plus Edition *[Hide]Expert Edition *[Hide] デザイン・エントリおよびドキュメンテーションHDL/テキスト/ブロックダイアグラム/ステートマシン・エディタActive-HDLでは、色々な種類の記述を混ぜてデザインすることができます。デザインは、テキストのHDLコードや、ブロック・ダイアグラム、ステート・ダイアグラムなどで作れます。 More テンプレートとオートコンプリートによる言語アシスタント言語アシスタントはHDLやSystemCのソースコードやアルデックのマクロ・コマンド開発に役立つツールです。 More マクロ、Tcl/TK、Perlスクリプトのサポートアルデックのシミュレータは次のスクリプト言語をサポートしています。それぞれ抽象度のレベルが違い、用途に応じて使い分けることができます。 More マウス・ストロークマウスをシンプルに動かすことによって、一般的に良く使用されるタスクを実行します。例えば、マウスを右クリックしながらマウスを上下に移動してズームインおよびズームアウトを行うことができます。 More Code2Graphics™コンバータCode2GraphicsコンバータはテキストのソースコードをActive-HDLのブロック・ダイアグラムやステート・マシンに自動変換するツールです。 More -レガシー・スケマティック・デザインのインポートおよびシンボルのインポート・エクスポートActive-HDLでは、レガシーのスケマティック・デザインをインポートするユーティリティで、Xilinx Foundation Series, ViewLogic ViewDrawシリーズ、その他EDIFネットリストを出力できるツールからデザインのインポートが可能です。 More OptionOptionPDF/HTML/Bitmap画像へのエクスポートデザインの複雑度が増し、IPの再利用が一般的になり、デザイン・チームが複数階、多部門、さらには複数の国にまたがるようになるにつれて、デザインしたコンポーネントの素早いドキュメンテーションがますます重要な課題になっています。 More -プロジェクト管理全FPGAメーカー向けデザイン・フロー・マネージャデザイン・フロー・マネージャとは、Altera®, Atmel®, Lattice®, Microsemi™（Actel）, Quicklogic®, Xilinx®その他メーカーから提供されるシミュレーション・ツール、合成ツール、インプリメンテーション・ツールを1つの開発環境に統合し、設定、制約、実行などを管理するツールです。 More リビジョン管理インタフェースActive-HDLは色々なソース・リビジョン管理システムと通信・連携する機能があります。 More チーム・ベースのデザイン・マネンジメント複雑なFPGAプロジェクトは、様々なチーム間を管理しチームメンバー間のコラボレーションを必要としている場合が多くあります。チームが素早くプロジェクトの共同作業を行うことができる強力なデザイン・マネンジメント・ツールを所有していることが非常に重要です。 More ワークスペースとデザインのアーカイブデザイン・ファイルを誤って削除するのを防止したり、ファイルのやりとりやバックアップのオプションとして、Active-HDLは開発中のデザインやワークスペース全体をひとつのZipファイルにアーカイブするArchive Design機能を持っています。 More マルチデザイン・ワークスペースのサポートActive-HDLでは、複数のデザインを同時に開いて1つの上位プロジェクトにまとめることができます。 More --PCBインタフェース（自動的なFPGA I/Oの同期）アルデックとそのパートナーは共同で、PCBデザイン・キャプチャ・ツールとHDLベースのFPGAデザイン管理ツールやシミュレータとの間のマイグレーションを円滑化する統合ソリューションを開発しました。 More --コード生成ツールIPコア・ジェネレータIPコア・ジェネレータはActive-HDLに組込のツールで、パラメータ設定可能なモジュールを集めたものです。モジュールはVHDLやVerilogで記述したシステムに組み込むことができます。 More -VHPI/PLI/VPI, SystemC トランザクタと新規ファイル・ウィザードVerilog PLI インタフェースは、シミュレーションされるVerilogモデルにアクセスしてデータを修正するための標準的な方法です。PLIインタフェースはユーザ定義のタスクと関数を作成してActive-HDLと協調動作します。 More -波形からのテストベンチ生成機能検証をスピードアップするために強力なテストベンチ自動生成機能を開発しました。波形エディタから作った波形やシミュレーション中に作られた波形から、デザイン・ユニットのテストベンチを生成させることができます。 More --ステート・マシンからのテストベンチ生成Active-HDLに組込の補助的検証ツールで、ステート・マシン・エディタから生成されたHDLコードをテストするためのテストベンチを作成します。 More --標準サポートVHDL IEEE 1076（1993, 2002,2008および2019）アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。 More Verilog® HDL IEEE 1364（1995, 2001および2005）アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。 More SystemVerilog IEEE 1800 - 2012 - デザインSystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。 More EDIF 2 0 0EDIF 2 0 0フォーマットのネットリストのシミュレーションはほとんどのアルデックのシミュレータでサポートされています。 More --ベリフィケーションライブラリ (OSVVM, UVVM, cocotb)ベリフィケーションライブラリ (OSVVM, UVVM, cocotb) More -SystemC™ 2.3.1 IEEE 1666/TLM 2.0SystemCはハードウェアのモデリングを可能にするC言語を拡張したCライブラリです。厳密にはCのクラスライブラリですが、SystemCは独自の言語であると見られる場合があります。 More --OptionSystemVerilog IEEE 1800™-2012 (検証) for Active-HDLSystemVerilog IEEE 1800™-2012 (検証) for Active-HDL More ---Optionシミュレーション/ベリフィケーションシミュレーションのパフォーマンスActive-HDLはVHDL/Verilogのシミュレーション最適化機能を備え、シミュレーションを高速化してシミュレーション時間を大幅に削減します。 More -BenchmarkBenchmarkBenchmark単言語または複数言語デザインのサポートアルデックのシミュレータはほとんどのバージョンで混合言語（VHDLとVerilog）をサポートしていますが、単言語のみのサポート（VHDLのみ、またはVerilogのみ）も提供しています。 More MixedMixed OnlyVerilog Programming Language Interface（PLI/VPI）Verilog PLI（Programming Language Interface）とVPI（Verilog Procedural Interface）はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。 More VHDL Programming Language Interface（VHPI）VHPIインタフェースはActive-HDLやRiviera-PROでエラボレートされたVHDLモデルのデータにアクセスして修正するための標準的なインタフェースです。 More --言語インタフェース・ウィザード（PLI/VPI/VHPI/DPI）言語インタフェース・ウィザード（PLI/VPI/VHPI/DPI） More --ウィザード付属のSystemVerilog IEEE DPIDPI-Cウィザードは、DPI-Cのタスクや関数名、その引数（名前、タイプ、モード、またオプションとしてデフォルト値や範囲）などを入力できるユーティリティです。 More --シミュレーション・モデルの保護ライブラリ保護機能は4段階のセキュリティ機能があり、コンパイルしたモデルをライブラリ・ファイルの形で配布する際にソースコードを提供しないように保護します。 More -Verilog® IEEE 1364™-2005 暗号化標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More -VHDL IEEE 1076™-2008 暗号化標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More -IEEE 1735™ 相互運用可能な暗号化方式IEEE 1735™ 相互運用可能な暗号化方式 More バリュー・チェンジ・ダンプ（VCDおよび拡張VCD）のサポートVCD（バリュー・チェンジ・ダンプ）ファイル形式はIEEE1364-1995規格で規定されています。VCDファイルはASCIIファイルで、ヘッダ情報、変数定義および変数値の変化を保存します。 More -バッチ・モード・シミュレーション、リグレッション（VSimSA）VSimSAはバッチ処理に特化したスタンドアロンのVHDL/Verilogシミュレーション環境です。 More --プロファイラ（パフォーマンス計測）プロファイラはシミュレータにもっとも負荷をかけるデザイン・ユニットやコード・セクションを特定するツールです。この情報はシミュレーション環境を最適化してパフォーマンスを改善するのに非常に役立ちます。 More --Optionコンパイル済みFPGA メーカー・ライブラリActive-HDLにはFPGAメーカー（Altera®, Lattice®, Microsemi™（Actel）, Xilinx® その他）のコンパイル済みライブラリが付属します。 More Xilinx® ISE SecureIP のサポートアルデックのシミュレータはXilinxツールのIP配信方法であるSecureIPをサポートしています。 More -SFM（サーバ・ファーム・マネージャ）サーバ・ファーム・マネージャはローカル・ネットワークで稼働するツールで、指定のタスクをスケジューリングしてネットワーク上の指定のコンピュータで自動的に実行させることができます。 More -OptionOptionOption64-bit SimulationThe ability for the simulator to run at 64-bit bus throughput application speeds and utilize extended memory. More -Traceability from Requirements to HDL Source CodeTraceability from Requirements to HDL Source Code More OptionOptionOptionOptionデバッグおよび解析コンフィグレーション・サポート対応階層ビューワデザイン階層ビューワはエラボレーションを実行せずにプロジェクトの構造を確認するツールです。 More 対話的コード実行トレースソースコードのステップ実行は、最も一般的なデバッグ手段の1つです。ステップ実行は、コードを1行毎に実行します。 More -高度なブレークポイント管理シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。 More -グラフィックス・アニメーションによるシグナル・プローブアルデックのシミュレータはシミュレーション中もグラフィカルなデザイン・ソースとの通信を維持して、ポートと信号の活動中の値をブロック・ダイアグラム・エディタに送り込み、その値をカラフルなプローブとして表示することができます。 More -メモリ・ビューワメモリ・ビューワはアクティブなデザインの中のメモリ・オブジェクトを表示するためのデバッギング・ツールです。 More -FSM toolboxActive-HDLにはオブジェクト並べ替え、ダイアグラム・レポート、遷移のトレース、現在のステートのハイライトなど、ダイアグラムのデバッグを支援する機能があります。 More -Accelerated Waveform Viewer (ASDB)高速波形ビューワは、バイナリ・シミュレーション・データベース（*asdb）に保存されたシミュレーション・データを高速にグラフィック表示するツールです。 More -複数の波形ウィンドウシミュレーション中に複数の信号を観察しなければならない大規模なデザインでは、それらを1つのウィンドウに収めておくのは不便です。信号すべては1つのウィンドウには入らないので、スクロールを繰り返さなければ確認したい波形データにたどり着きません。 More -波形入力（スティムレータ）大規模デザインの一部を素早くチェックする必要がある場合、テストベンチを作成するのは効率がいいとは言えません。テストベンチはデザイン全体をシミュレーションを複数実行して完全にテストするときに意味があります。 More -波形比較およびエディタ高速波形ビューワは必須の解析ツールですが、信号データを変更する必要が時々あります。 More --ポスト・シミュレーション・デバッギングポスト・シミュレーション・デバッギングはシミュレーション終了後にシミュレーション結果を確認するための高機能ツールです。 More --C++ デバッガCコード・デバッグ・オプションとは、PLI, VHPI, SystemC, C/C++ソースコードをオープンソースのgdbデバッガでデバッグできる機能です。 More --シグナル・エージェント（VHDLおよび混合言語のみ）VHDLのシグナル・エージェントはVHDLブロックからVHDL信号のモニタリングや駆動を行います。信号はインタフェースを介して配線されていなくても、グローバル・パッケージで宣言されていなくても大丈夫です。 More --X-TraceX-Traceとは、シミュレーションされたモデルの中で、有効値から未知の値か、未初期化値、ユーザー定義値への変化の情報をレポートすることで、予期しない値の原因を突き止められるようにするツールです。 More --データフローデータフロー・ウィンドウは、アクティブなデザインの接続を調査し、シミュレーション中にインスタンス、コンカレント文、信号、ネットおよびレジスタの間でのデータフローを解析できる強力なツールです。 More --追加のスタンドアロン高速波形ビューワ（ASDB）スタンドアロンの波形ビューワは前回のシミュレーション結果を表示したり、シミュレーションを実行中に結果をすぐに表示したりすることができます。 More --OptionOptionRiviera-PRO と ALINTとの統合Riviera-PROやALINTとの統合はワンクリックで完了します。Active-HDL内部からRiviera-PROやALINTを起動できます。統合されていることで、ユーザはデザインのどの段階でもActive-HDLプロジェクトをRiviera-PROやALINTにエクスポートすることが可能です。 More Option-Optionアサーション・デバッギングプロジェクトにアサーションとカバーを入れることで、設計エンジニアとデバッグ・エンジニアは通常のシミュレーションとデバッギングを複数のウィンドウで実行しながらデザインのビヘイビアを観察することができるようになります。 More --Option1アサーションおよびカバレッジ・ツールCode Coverage(Statement, Branch, Expression, Condition, Path, FSM), Toggle Coverage, and Functional Coverage (OSVVM) + New UCIS-compatible Aldec Coverage Databaseコード・カバレッジは検証プロセスを補助するデバッギング・ツールです。 More --PSL IEEE 1850, SystemVerilog IEEE 1800™現代のシステム設計とその検証アルゴリズムにとって、アサーションとファンクショナル・カバレッジで使うプロパティの仕様は必要不可欠な要素です。 More --Optionファンクショナル・カバレッジ（カバーグループ）ファンクショナル・カバレッジはデザイン検証プロセスの質に関する情報を提供する技術です。 More ---Optionデザイン・ルール・チェックALINT-PROと基本ルール・ライブラリAldec® ALINT-PRO™ is a design verification solution for RTL code written in VHDL, Verilog, and SystemVerilog. The solution performs static analysis based on RTL and SDC™ source files uncovering critical design issues early in the design cycle. More --Option2Aldec Premium Rule Library (VHDL and Verilog)Dual-language rule library driven by customer requests. More --Option2Option2Aldec SystemVerilog Rule LibraryRules for SystemVerilog RTL design subset that cover new varieties of harmful RTL defects related to new language constructs. More --Option2Option2Aldec CDC Rule Library (VHDL and Verilog)Language-independent rules for CDC and RDC verification aimed to avoid metastability issues in complex designs. More --Option2Option2STARC Verilog / VHDL ルール・ライブラリThe most comprehensive rule library covering large variety of topics. More --Option2Option2DO-254 Verilog / VHDLルール・ライブラリALINTはDO-254準拠を促進する新しいルール・ライブラリ・セットに対応します。 More --Option2Option2RMM Rule Library（VHDL/Verilog）Dual-language rule library automates the methodology for effective design reuse and verification. More --Option2Option2協調シミュレーション・インターフェースMathWorks Simulink®Simulinkインタフェースは、強力な可視化・解析ツールを提供してわかりやすいハードウェア検証を実現するツールです。 More --MathWorks MATLAB®アルデックのシミュレータとMathWorks社の直感的なMATLAB言語とテクニカル・コンピューティング環境を統合します。 More --Optionライセンス・タイプノードロック/フローティング・ライセンスノードロック/フローティング・ライセンス More 1年間・時限ライセンス1年間・時限ライセンス（年間ライセンス、TBL）は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。 More 永久ライセンス永久ライセンスは有効期限のないライセンスです。永久ライセンスには1年間のサポート契約が付いてきます。 More -サポート・プラットフォームWindows® 11/10/Server 2022, 2019, 2016, 2012 (64-Bit)最新のすべてのプラットフォームでビルドがテストされ、ユーザのワークステーションで正しく動作することを確認しています。 More * - configurations are avaiable with VHDL-only, Verilog-Only and Dual-Language FavorsOption1 - Requires PSL IEEE 1850, SystemVerilog IEEE 1800™ and OpenVera Assertions featureOption2 - ALINT-PRO™ is a separate Aldec product; each of extra rule libraries requires separate license part Sign In Username: Password: Forgot your password? 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