シミュレーションのパフォーマンスCategory : シミュレーション/ベリフィケーション DES PE EE 小規模FPGA 中規模FPGA 大規模FPGAs VHDL 基準のベースライン DESより3倍高速 PEより1.5倍高速 Verilog 基準のベースライン DESより3倍高速 PEより3倍高速 Mixed 基準のベースライン DESより3倍高速 PEより2倍高速 ※全ての結果は100デザインを実行した平均に基づいています。全てのデザインはFPGA設計で、お客様の設計でも同様な結果となります。 PCリソース: Windows 7 Professional, 64Bit, i5-2400, 3.10GHZ with 8GB RAM Active-HDLはVHDL/Verilogのシミュレーション最適化機能を備え、シミュレーションを高速化してシミュレーション時間を大幅に削減します。最適化機能はActive-HDLの幾つかの構成に合った最適化レベルに調整されています。Active-HDL Designers Editionは既定のベースライン速度に調整されていますが、これでもFPGAメーカーのシミュレータよりほとんどの場合で高速です。シミュレーション最適化機能には次の2種類があります。 1. VerilogのRTLおよびゲートレベル・シミュレーションのパフォーマンス最適化2. VHDLのRTLおよびVITALのパフォーマンス最適化 VerilogのRTLおよびゲートレベル・シミュレーションのパフォーマンス最適化 VerilogのRTLおよびゲートレベル・シミュレーションのパフォーマンス最適化機能はVerilogデザインなら、タイミング付きデザイン、ゲートレベル・デザイン、および大部分がビヘイビア・コードのデザインでも、どんな種類のデザインでもシミュレーションの高速化が可能です。この最適化機能は標準的なシミュレーション・エンジンとシームレスに統合されているのでユーザの介入は必要ありません。 VHDLのRTLおよびVITALのパフォーマンス最適化 VHDLのRTLおよびVITALのパフォーマンス最適化では、デバッグに必要な信号へのユーザ・アクセスをブロックしてシミュレーションを（場合によっては2倍以上）スピードアップします。この最適化機能はActive-HDLがエラボレーションの段階で自動的に実行します。このVHDLシミュレーション最適化機能を利用するのにデザインのソースコードを改変したり再コンパイルしたりする必要はありません。
