White Papers

The Federal Aviation Administration (FAA) recognizes the use of commonly used tools for FPGA design and verification such as RTL Simulator, Synthesis, Place & Route and Static Timing Analysis. For DAL A and B FPGAs, the FAA also recognizes other tools that improve design, verification, traceability and project management including Requirements Management, Traceability, Tests Management, Design Rule Checker, Clock Domain Crossings (CDC) Analysis, Code Coverage and FPGA Physical Test Systems.

クロックドメインクロッシング（CDC）の問題により、ASICおよびFPGAデバイスで多大な障害が発生しています。FPGAの複雑さと性能が向上するにつれて、CDCの問題がデザイン機能に与える影響はさらに大きくなっています。本紙では、CDCの問題とFPGAデザインのソリューションについて解説します。XilinxおよびIntel FPGAデバイスの実例とともに、さまざまなデザイン手法を紹介しています。 さらに重要なことに、本紙では信頼性の高いFPGAデザインの最も重要なCDCのガイドラインについてまとめています。

Clock domain crossings (CDCs) in FPGAs represent a probabilistic opportunity for failure. Functional simulation and static timing analysis tools are insufficient. Finding and addressing metastability and data incoherence around CDCs require static and dynamic analysis of FPGA designs. Aldec ALINT-PRO-CDC provides enhanced confidence that CDCs are located and fully mitigated.

シミュレーションと論理合成のミスマッチの問題は、物理デバイスの誤動作を引き起こす可能性があります。RTLシミュレーションで機能的に完璧であっても、物理的な実装で重大なデザインバグが含まれている可能性があります。RTLリントは、シミュレーションと論理合成のミスマッチ問題を特定して修正する唯一の方法です。本紙では、シミュレーションから論理合成への典型的なミスマッチ問題を簡単な例で示します。 記載されている問題ごとに、リントチェックで確認され、説明されます。

最新のFPGA技術の進歩と大規模FPGAデバイスのリリースにより、デザインチームは高品質のHDLコードを作成する際に今まで以上に多くの課題に直面しています。機能検証と実装段階で時間を節約するためには、デザインプロセスの初期段階から設計の品質を確保することがますます重要になります。ASICの設計フローでは、Lintツール（デザインルールチェッカーと呼ばれることもあります）は、設計ライフサイクルの初期段階で設計品質を保証し、プロジェクトライフサイクル全体にわたってこの品質を維持します。