Aldec @ DAC 2020: RISC-Vの検証メソドロジとソリューションを紹介します

アルデックのRiviera-PRO™とCodasipのStudio™を統合することにより、RTC実装レベルでのRISC-V CPUカスタム命令の検証は、RISC-Vプロセッサ開発に非常に強力なプラットフォームになります。本プレゼンテーションでは、StudioでRISC-Vアーキテクチャの記述とCodALハイレベル言語を用いたカスタム命令の追加、パイプラインの変更、ランダム命令ジェネレータの設定、HDK、SDK、RTL実装およびC++リファレンスモデルとUVM環境の自動生成、RTLシミュレーションの開始、ブレークポイントの設定とデバッグの方法を紹介します。その後にRiviera-PROで、ユーザーがRTLシミュレーションを実行し、アプリケーションやコアアーキテクチャをデバッグする方法、シミュレーション波形の検査、UVM Graph/Toolboxを使用してUVMコンポーネント、オブジェクト、およびそれらの間のトランザクションレベルモデリング（TLM）接続をグラフィカルに表示する方法、テストベンチアーキテクチャとデータフローの全体像をユーザーに提供する方法を紹介します。また、ファンクショナルカバレッジとコードカバレッジの両方を収集して解析する方法も紹介します。

このプレゼンテーションでは、2ステージインオーダー32b RISC-VプロセッサーコアであるIbexコアのシミュレーションを紹介します。それは小さく、効率的になるように設計されています。 Ibexコアを検証するためのSV/UVMテストベンチのシミュレーションではRiviera-PROを使用しています。このSV/UVMテストベンチは、オープンソースのRISCV-DVランダム命令ジェネレータを使用し、コンパイルされた命令バイナリを生成します。次に、これらのバイナリをシンプルなメモリモデルにロードし、Riviera-PROでIbexコアを刺激して、そのメモリ内でこのプログラムを実行します。次に、Ibexコアのシミュレーショントレースログを、命令セットシミュレータ(Instruction Set Simulator:ISS)のトレースログで生成されたゴールデンモデルと比較し、実行の正確性をチェックします。テストベンチは、Googleが開発したRISCV-DV ランダム命令ジェネレータを使用して作成しています。テストベンチ内には，命令フェッチインタフェース用とロードストアユニット（Load-Store Unit: LSU）インタフェース用の2つのメモリインタフェースエージェントがインスタンス化されています。スレーブシーケンスを実行するこれらのエージェントは、コアからのメモリ要求を待ってから命令とデータの要求を許可します。また、テスト実行中にIbexコアの割込みピンにランダムに刺激を与えるために使用される割り込みインターフェースエージェントもあります。テストベンチは、各テストの最初にコンパイルされたアセンブリテストプログラムをロードするメモリモデルの単一インスタンスをインスタンス化します。これは、両方のメモリインターフェイスエージェントからのすべての要求を処理する統合された命令/データメモリとして機能します。メモリインターフェイススレーブシーケンスはコアのメモリ要求を処理するのみのため、テストとシーケンスライブラリにあるテストは、外部スティミュラスの生成とテストベンチのチェックの主要なソースになります。テストはすべてcore_ibex_base_testから拡張されており、コンパイルされたアセンブリバイナリプログラムをテストベンチのメモリモデルにロードしてから、テスト実行中のIbexコアのステースチェックし、テストのタイムアウトを処理するまでの１つのテストのためフロー全体を管理します。ここでばシーケンスをコアへの割込みとデバッグスティミュラスをドライブするために使用されます。このテストベンチの目標は、100%カバレッジでIbexコアを完全に検証することです。Riviera-PROは、カバレッジ結果の検証、UVM環境の可視化、検証環境のデバッグ支援に使用できます。

現在、プロセッサ業界全体がパラダイムシフトを迎えています。オープンソースのRISC-V ISAをベースにした新世代のドメイン固有の専用プロセッサコアは、業界をリードする様々な半導体企業によって開発されています。さらに、SweRV、Ibex、PulpなどのオープンソースRISC-Vプロセッサコアが利用可能になり、さまざまなオープンソースGithubコミュニティで積極的に開発されています。スタティック検証やリンティングは、プロセッサベースデザインのツールフローの標準的な部分であり、エンジニアがIPおよびSoCレベルの両方で非常に堅牢なコードを開発するのに役立ちます。業界のベストプラクティスコーディング標準に基づいたスタティックリントは、ベストプラクティスのコーディングスタイル、効率的な合成とタイミングクロージャ、シミュレーションと合成のミスマッチの回避、SystemVerilogのコンストラクトとデータタイプの適切な使用を確実にするために非常に重要です。このプレゼンテーションでは、新しいALINT-PRO RISC-Vルールセットを使用してRISC-V IPデザインを静的に検証する方法を示します。

RISC-V ISAは、ARMが独占していた組込みSoCプロジェクトのデザインハウスに新鮮な風を吹き込みました。RISC-Vプロセッサの最初のRTL実装（オープンソースと商用の両方）が開始されるまで待つ必要はありませんでした。現在、RISC-V CPUコアのいくつかのオープンソースプロジェクトがあります。 しかし、オープンソースのファブレス設計と、テープアウトを目的とした設計の間には検証のギャップがあります。デザインを徹底的に検証する必要があるチップ製造に巨額の投資が必要な場合、研究プロジェクトやオープン ソースプロジェクトでうまく機能するHDL/RTLシミュレーションだけでは十分とは言えません。本セッションでは、シミュレーションアクセラレーション、エミュレーション、プロトタイピングなどのFPGAハードウェアアシスト検証をさまざまな検証段階で活用することで、検証ギャップを埋め、機能テストのカバレッジを向上し、RISC-VコアやSoCの真のハードウェア/ソフトウェア協調検証を可能にするのかを紹介します。

アルデック、PLDA、Avery Design Systemsと共同で、最新のPCIe 5.0 IP + VIP UVMシミュレーション/デバッグ環境を紹介し、デモを行います。PLDAのPCIE 5.0 XpressRichは、内部データパス自動スケーリング、コンフィギュラブルパイプライン、カスタムクレジット管理用のRxストリームモード、L1 PMサブステート、動的に調整可能なアプリケーションクロック周波数、クロック/パワーゲーティングを搭載しています。AveryのPCIe-Xactorは、PCIe GEN5用のクラス最高の検証用IP、ネイティブSystemVerilogとUVMのサポート、ネイティブランダム化、レイヤワイズプロトコルとデバッグトラッカー、エラー・インジェクション用の35以上のコールバックを備えています。アルデックのRiviera-PROでは、RTLシミュレーションの実行とデバッグ、シミュレーション波形の可視化、UVMコンポーネントやオブジェクト、トランザクションレベルモデリング(TLM)接続のグラフィカル表示、コードカバレッジの使用してRTLコードの様々な部分を実行するためのUVMテストの効率の解析を行うことができます。

ハードウェア検証支援は、大容量FPGA（Xilinx Virtex UltraScale US440など）が利用可能になり、アルデックのHES-DVMでエミュレーション検証環境への採用により、より手頃な価格で実現できるようになりました。FPGAベースのエミュレーションの利点の1つは、外部周辺機器の接続に関して、従来のプロセッサベースのエミュレーションよりもはるかに柔軟であることです。このプレゼンテーションでは、FPGAプラットフォームを利用してPCI Expressスピードアダプタを構築し、エミュレートされたシステムオンチップデザインをターゲットスピードで動作する外部PCIeベースのネットワークインタフェースカードに接続し、実際のLANネットワークトラフィックへのSoCの接続を提供する方法をデモします。